دانلود کتاب RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design
| عنوان فارسی | مدل سازی RTL با SystemVerilog برای شبیه سازی و سنتز با استفاده از SystemVerilog برای طراحی ASIC و FPGA |
|---|---|
| عنوان اصلی | RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog for ASIC and FPGA design |
| ویرایش | [First ed.] |
| ناشر | Sutherland HDL, Inc. |
| نویسنده | Stuart Sutherland |
| ISBN | 9781546776345 |
| سال نشر | 2017 |
| زبان | English |
| تعداد صفحات | 472 |
| فرمت کتاب | pdf - قابل تبدیل به سایر فرمت ها |
| حجم فایل | 12 مگابایت |
* نکته : همۀ کتاب های موجود در وبسایت زبان اصلی می باشد و کتاب ترجمه فارسی موجود نمی باشد.
توضیحات
فهرست مطالب
اطلاعات قبل از خربد
نحوه دریافت کتاب
این کتاب نسخه زبان اصلی است و ترجمه فارسی نیست.بعد از تکمیل فرایند خرید می توانید کتاب را دانلود نمایید. درصورت نیاز به تغییر فرمت کتاب به پشتیبان اطلاع دهید.کتاب های تصادفی